AMD EPYC Venice al detalle: Zen 6, 256 núcleos y 1.6 TB/s para la era de la IA

AMD lleva varias generaciones utilizando EPYC y de forma totalmente contraintuitiva, ahora pretende demostrar que un procesador de servidor ya no puede (o al menos no debe) evaluarse únicamente contando núcleos, aún cuando. Con la sexta generación, conocida internamente como Venice, viene con el conteo de nucleos mas alto hasta la fecha pero tambien hay algo importante: Zen 6 modifica profundamente la arquitectura del núcleo, Zen 6c duplica la densidad dentro de cada complejo, la plataforma SP7 aumenta considerablemente el ancho de banda de memoria e I/O y AMD comienza incluso a cuestionar cuánto DRAM necesita realmente un servidor.

Durante AMD In Depth 2026, la compañía detalló buena parte de la ingeniería detrás de EPYC 9006, una familia que puede alcanzar 256 núcleos y 512 hilos por socket utilizando Zen 6c, o hasta 96 núcleos y 192 hilos en las variantes Zen 6 orientadas a frecuencia y menor latencia.

AMD asegura que, si medimos throughput desde el EPYC 7601 Naples original hasta el nuevo EPYC 9996 Venice, el incremento acumulado ronda (créalo o no) las 20 veces. Es una comparación construida por la propia compañía utilizando generaciones diferentes y debe entenderse como una representación de evolución generacional, no como una equivalencia directa para todas las cargas.

Zen 6c duplica núcleos y cuadruplica L3 dentro del empaquetado

Con Zen 5c, AMD agrupaba 16 núcleos dentro del complejo con 32 MB de caché L3. En Zen 6c, ese mismo concepto crece hasta 32 núcleos y 128 MB de L3, pasando de aproximadamente 2 MB a 4 MB de L3 por núcleo, y la frecuencia máxima también aumenta de 3.7 a 4.1 GHz, mientras la cantidad máxima de núcleos por procesador pasa de 192 a 256.

Zen 6 convencional sigue una dirección diferente. En lugar de maximizar densidad, AMD lo optimiza para cargas donde la latencia y el rendimiento por núcleo importan más. El CCX crece de ocho a 12 núcleos, mantiene 4 MB de L3 por núcleo y puede llegar hasta 5.3 GHz. Con ocho CCD, esto produce configuraciones de hasta 96 núcleos.

No estamos hablando de que Zen 6 y Zen 6c sean arquitecturas completamente diferentes. Comparten buena parte de las mejoras internas, pero AMD las utiliza para atacar extremos distintos dentro de la curva rendimiento-consumo.

ZEN 5 / ZEN 5c VS ZEN 6 / ZEN 6c

256 núcleos fabricados en 2 nm

El diseño completo sigue utilizando chiplets. Venice SP7 puede integrar hasta ocho CCD, cada uno con 32 núcleos Zen 6c o 12 núcleos Zen 6, acompañados ahora por dos I/O dies. AMD confirma que los CCD utilizan el nodo N2 de TSMC, mientras el diseño busca reducir el consumo de comunicación entre chiplets mediante nuevos Elevated Fanout Bridges.

Existe incluso un detalle interesante dentro del CCD de 32 núcleos: AMD añade un núcleo redundante para mejorar el yield de fabricación. El objetivo no es vender un procesador de 33 núcleos por chiplet, sino disponer de margen durante producción para que un defecto localizado en uno de los núcleos no inutilice todo el CCD. La compañía conserva 1 MB de L2 por núcleo y hasta 128 MB de L3 en los CCD Zen 6c. En los CCD Zen 6 encontramos 48 MB de L3 compartido entre 12 núcleos.

Para cargas particularmente sensibles a caché también existirá Venice-X, donde AMD utiliza 3D V-Cache para alcanzar hasta 1,152 MB de L3 por socket.

SP7 lleva la memoria hasta 1.6 TB/s

La nueva plataforma SP7 ofrece 16 canales de memoria DDR5 con ECC. Con RDIMM convencional puede trabajar hasta DDR5-8000, mientras los módulos MRDIMM llegan hasta 12.8 GT/s, en esta configuración, AMD calcula un ancho de banda teórico máximo de 1.6 TB/s por socket. El procesador puede manejar hasta un DIMM por canal y una capacidad máxima anunciada de 8 TB por socket utilizando módulos 3DS RDIMM de 512 GB.

Este salto me parece importante porque un procesador de 256 núcleos también necesita alimentar esos núcleos. Incrementar la densidad de cómputo sin aumentar proporcionalmente memoria e I/O sería solo mover el cuello de botella de lugar, pero AMD asegura que Venice puede ofrecer hasta 2.6 veces más ancho de banda de memoria que Genoa, dependiendo de la configuración utilizada.

La familia no termina en SP7. AMD mostró además SP8, una variante más compacta con ocho canales DDR5 y hasta 128 núcleos Zen 6c, además de Verano, una plataforma especializada que utiliza hasta 24 canales LPDDR5X y puede llegar a 192 núcleos Zen 6c.

FAMILIA EPYC VENICE

Plataforma	Núcleos máximos	Memoria	I/O principal	Enfoque
Venice SP7 Zen 6c	256C / 512T	16 canales DDR5, MRDIMM 12.8 GT/s	96 lanes PCIe Gen 6 en 1P	Densidad, cloud, agentes
Venice SP7 Zen 6	96C / 192T	16 canales DDR5, MRDIMM 12.8 GT/s	96 lanes PCIe Gen 6 en 1P	HPC, baja latencia
Venice-X SP7	96C	16 canales DDR5	PCIe Gen 6	Hasta 1,152 MB L3
Venice SP8 Zen 6c	128C	8 canales DDR5, MRDIMM 12.8 GT/s	Hasta 128 lanes de 64 GT/s	Más I/O, menor socket
Venice SP8 Zen 6	96C	8 canales DDR5	Hasta 96 lanes de 64 GT/s	Frecuencia + I/O
Verano Zen 6c	192C	24 canales LPDDR5X-8533	Hasta 96 lanes de 64 GT/s	Densidad y eficiencia
Verano Zen 6	72C	24 canales LPDDR5X-8533	Hasta 96 lanes de 64 GT/s	Rendimiento por núcleo

PCIe Gen 6 y hasta 128 líneas

SP7 utiliza enlaces PCIe Gen 6 de 64 GT/s por lane. En sistemas de un socket ofrece 96 lanes principales de PCIe Gen 6, además de hasta ocho lanes Gen 4 adicionales y en configuraciones 2P (dos procesadores), el sistema puede alcanzar hasta 128 lanes Gen 6, dependiendo de cómo se distribuya la conectividad entre procesadores.

SP8 cambia el equilibrio y puede ofrecer hasta 128 lanes de 64 GT/s, precisamente porque su plataforma sacrifica parte de los canales de memoria para favorecer conectividad.

La importancia de esta infraestructura aumenta cuando Venice se utiliza como CPU host para aceleradores. AMD mostró una configuración preparada para Instinct MI450X utilizando cuatro enlaces x16 xGMI a 64 Gbps, mientras otros enlaces PCIe permanecen disponibles para almacenamiento y red.

Esto refleja un cambio en la función de la CPU dentro de un servidor de IA. El procesador no necesariamente ejecuta el modelo principal, pero debe alimentar GPUs, mover pesos, administrar cache, atender almacenamiento, redes y ejecutar toda la infraestructura alrededor del modelo.

Un procesador de 600 W que intenta gastar menos energía

La plataforma SP7 permite configuraciones de hasta 600 W, algo inevitable cuando hablamos de 256 núcleos, 16 canales de memoria y una cantidad enorme de I/O, sin embargo, AMD dedica buena parte de Venice a administrar esa energía de manera más dinámica.

Unified Power Provisioning, UPP, permite tratar el consumo del SoC y los DIMM como un presupuesto combinado. Si la memoria está utilizando menos potencia de la reservada, el sistema puede distribuir mejor ese margen.

Utilization Based Power Scaling, UBPS, ajusta el consumo en función de cuántos núcleos están realmente activos, evitando mantener permanentemente el presupuesto máximo cuando la carga cae.

Finalmente, Frequency Adaptive Spectrum Technology, FAST, permite crear grupos de núcleos con diferentes pisos de frecuencia dentro del mismo procesador.

Esto busca solucionar un problema bastante práctico para operadores de centros de datos. En lugar de comprar diferentes modelos físicos para máquinas virtuales que necesitan muchos núcleos lentos o pocos núcleos rápidos, una misma CPU puede ofrecer diferentes perfiles mediante configuración.

AMD plantea incluso configuraciones de 256 núcleos a 400 W enfocadas a cantidad de threads por watt para agentes de IA, mientras los modelos de 96 núcleos pueden operar a 500 o 600 W buscando rendimiento por core y frecuencia superior a 5 GHz.

MEXT: ¿AMD solucionó el problema de la DRAM?

Quizás la parte más inusual de toda la presentación no sea Zen 6, dirante el evento, AMD dedicó una sesión completa a MEXT, una tecnología de software cuyo objetivo es reducir la cantidad de DRAM física necesaria utilizando almacenamiento Flash como una extensión de memoria. El problema que AMD plantea es conocido en centros de datos. Los servidores frecuentemente se configuran con suficiente RAM para el peor escenario posible, pero una gran parte de esas páginas permanece fría durante largos periodos.

MEXT utiliza un driver ligero para Linux, un motor de IA y una herramienta de observabilidad llamada RAM View. El software analiza continuamente qué páginas tienen mayor probabilidad de necesitarse. Las páginas frías pueden moverse hacia SSD NVMe y, antes de que una aplicación vuelva a necesitarlas, el motor intenta anticiparlo y regresarlas a DRAM.

AMD lo compara conceptualmente con un modelo de lenguaje, pero aplicado a secuencias de accesos de memoria. El motor utiliza un conjunto de modelos, incluyendo componentes basados en transformers, y según la compañía puede entrenar e inferir en tiempo real utilizando aproximadamente un núcleo EPYC y sin GPU. Aquí la premisa es hacer que Flash pueda comportarse, desde la perspectiva del software, como una extensión de la memoria disponible sin modificar las aplicaciones, aunque dicho sea de paso, no convierte un SSD en DRAM. La propia AMD reconoce que Flash puede tener latencias cientos de veces mayores. Toda la propuesta depende de que el modelo consiga anticipar correctamente qué páginas deben permanecer en memoria rápida.

AMD muestra hasta 75% menos DRAM, pero hay que leer bien las cifras

Los resultados internos de AMD son interesantes, en una prueba de cinco agentes concurrentes sobre EPYC de sexta generación, una configuración con 50% DRAM y 50% MEXT mantuvo 99% del rendimiento de la máquina completamente equipada con DRAM, obteniendo según AMD 1.9 veces más rendimiento por dólar invertido en memoria.

Con sólo 25% de DRAM y 75% de memoria extendida, la misma prueba conservó 85% del rendimiento, pero elevó la relación rendimiento por dólar hasta 3.4 veces. En una carga de agente particularmente intensiva en memoria, AMD reporta 90% del rendimiento utilizando 50% DRAM y 88% utilizando únicamente 25% de la DRAM original. PERO, estos son benchmarks de AMD y no deben interpretarse como una garantía de que podamos retirar tres cuartas partes de la RAM de cualquier servidor. El funcionamiento depende directamente de qué tan predecible sea el acceso a memoria y de cuánto working set realmente permanezca activo, aunque la idea puede resultar económicamente importante en un momento donde la memoria representa una fracción creciente del costo de determinados servidores.

AMD incluso afirma que en un despliegue interno inicial de 145 servidores evitó aproximadamente 4.9 millones de dólares en costos de DRAM, equivalente a 83% de ahorro frente a la alternativa completamente basada en memoria física. La compañía planea escalar ese despliegue hacia 2,000 servidores durante 2027.

Venice es una plataforma, no solamente un CPU

Después de revisar toda la arquitectura, el mensaje de AMD resulta bastante consistente: EPYC Venice intenta aumentar el número de núcleos que caben dentro de un rack, pero al mismo tiempo aumenta memoria, I/O, seguridad y mecanismos de administración para evitar que esos núcleos terminen esperando datos o consumiendo energía sin necesidad.

Zen 6c lleva la densidad hasta 256 núcleos. Zen 6 cubre las cargas donde necesitamos frecuencia y menor latencia. MRDIMM empuja el ancho de banda hasta 1.6 TB/s. PCIe Gen 6 duplica nuevamente la velocidad por lane y MEXT introduce una pregunta diferente: si podemos identificar qué parte de la memoria realmente está activa, quizás el siguiente incremento de capacidad no tenga que venir exclusivamente de comprar más DIMM.

Esa combinación explica por qué AMD describe Venice como una plataforma preparada para la era de agentes. Porque cada vez hay más trabajo alrededor de los aceleradores de IA que sigue dependiendo del procesador, la memoria, el movimiento eficiente de datos y con EPYC 9006, AMD está intentando que toda esa infraestructura escale al mismo ritmo.

 

FUENTES CONSULTADAS

AMD In Depth 2026 Day 1 Presentation
Presentación técnica proporcionada por AMD. Fuente principal para arquitectura Zen 6/Zen 6c, Venice SoC, SP7/SP8, memoria, I/O, seguridad, administración energética y AMD MEXT.

AMD Newsroom, AMD Showcases 6th Gen AMD EPYC Processors to Lead Next Era of AI and Enterprise Computing
Confirmación pública de disponibilidad de EPYC de sexta generación y cifras de rendimiento anunciadas por AMD.

https://newsroom.amd.com/news/6th-gen-epyc-lead-ai-enterprise-computing/

AMD Newsroom, 6th Gen AMD EPYC Now Available
Press kit oficial de EPYC 9006 y material de producto.

https://newsroom.amd.com/press-kits/6th-gen-epyc-venice/

AMD Newsroom, AMD Launches 6th Gen AMD EPYC Embedded Processors
Detalles adicionales sobre Zen 6, memoria DDR5, PCIe Gen 6, CXL 3.1 y seguridad de la plataforma SP7.

https://newsroom.amd.com/news/2026-in-depth-embedded-epyc-venice/